SVA (SystemVerilog Assertion) は論理回路の検証手法の一つです。
SVA を使う主な目的としては「目視による確認漏れを減らす」や「バグの早期発見」だと思いますが、その辺りの話は放り投げて、記述方法についてを数回に分けてまとめたいと思います。
私は基本的なことしか書けないので、詳細について知りたい方は IEEE Std 1800-2017 を参照してください。(私はあまり読みたくないです。1300ページ超えてますし...)
今回は SVA の構文について。SVA には 即時アサーション (Immediate assertion) と 並列アサーション (Concurrent assertion) があります。
